Register Geser Terkendali

REGISTER GESER TERKENDALI

                Sebuah register geser terkendali (controlled shift register) mempunyai masukan - masukan kendali, yang mengatur operasi rangkaian pada pulsa pandetak yang berikutnya.

1.    Pengisian Peralel

Rangkaian register geser dapat megisikan semua bit X secara langsung ke dalam flip-flop, sama seperti register buffer. Cara pemasukan data seperti ini disebut pengisian paralel atau serentak (parallel or broadside loading). Dan data yang banyak hanya dibutuhkan satu pulsa pendetakan untuk menyimpan data - data tersebut.

1.       Di saat LOAD dan SHL rendah, maka keluaran NOR akan jadi tinggi lalu keluaran - keluaran flip - flop akan mengmengumpan kembali masukan -  masukan datanya. Data tersimpan dalam masing - masing flip-flop dengan aman ketika menerima tepi-tepi positif dari pulsa detak.

2.     Apabila LAOD rendah dan SHL tinggi,rangkaian akan bertindak sebagai register kiri (Register Seri), yaitu data/nilai  di masukan dari Din dan untuk nilai kedua melalui Din juga dan nilai pertama akan bergeser kearah kiri. Dan nilai selanjutnya sama dengan nilai pertama dan kedua, sampai semua bit terisi. Jadi pengisian di lakukan satu – persatu.

3.     LAOD tinggi dan SHL rendah, rangkaian berfungsi sebagai register buffer karena semua bit X akan mamasuki flip-flop untuk pengisian parallel secara serentak. Yaitu

a)     ketika LOAD rendah maka nilai Q = TETAP

nilai LOAD masuk ke AND dan nilai keluarannya masuk lagi ke OR ,dan tergantung dari clk nya jika nilainya tinggi Q0 maka niali D0 nya ikut tinggi

b)    ketika LOAD tinggi maka nilai Q = X 

nilai LOAD masuk ke AND dan nilai keluarannya masuk lagi ke OR,ketika nilai dari AND nilainya sama dengan nilai X.

Contoh : 1101 = X3 X2 X1 X0

c)     LOAD dan SHL tidak boleh tinggi serentak, kerena dua ragam operasi yang berbeda tidak mungkin dilaksanakan dengan sinyal detak tunggal.

Rangkaian Jam Digital

Counter Pada Jam Digita
1. Skema Rangkaian.

2. Prinsip Kerja.
       A. Detik

Pada satuan detik, kita menggunakan pembagi (counter) 10 karena memiliki bilangan sebanyak 10 bit, yaitu 0-9. Pada clock ke 10, nilai biner yang seharusnya 1010, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear dan hasil input terakhir dijadikan sebagai clock pada puluhan.

Sedangkan untuk puluhan, kita menggunakan pembagi 6 karena memiliki bilangan sebanyak 6 bit, yaitu 0-5. Pada clock ke 5, nilai biner yang seharusnya 0110, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear dan hasil input terakhir dijadikan sebagai clock pada satuan menit.

B. Menit

Pada satuan menit, kita menggunakan pembagi (counter) 10 karena memiliki bilangan sebanyak 10 bit, yaitu 0-9. Pada clock ke 10, nilai biner yang seharusnya 1010, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear dan hasil input terakhir dijadikan sebagai clock pada puluhan.

Sedangkan untuk puluhan, kita menggunakan pembagi 6 karena memiliki bilangan sebanyak 6 bit, yaitu 0-5. Pada clock ke 5, nilai biner yang seharusnya 0110, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear dan hasil input terakhir dijadikan sebagai clock pada satuan jam.

C. Jam

Pada satuan jam, kita menggunakan pembagi (counter) 10 karena memiliki bilangan sebanyak 10 bit, yaitu 0-9. Pada clock ke 10, nilai biner yang seharusnya 1010, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear dan hasil input terakhir dijadikan sebagai clock pada puluhan.

Sedangkan untuk puluhan jam sedikit berbeda, kita menggunakan pembagi 4 (counter mode 4). Tetapi pada clock ke 2, nilai biner yang seharusnya 0010, dijadikan kembali 0000. Untuk melakukan ini, input yang bernilai 1 dihubungkan dengan sebuah gerbang NAND. Outputnya dimasukkan pada clear.

Penjumlah dan pengurangan komplemen II

Penjumlah dan Pengurang Komplemen II

Rangkaian logika yang dapat berfungsi untuk menjumlahkan atau mengurangkan dua bilangan biner ditunjukkan oleh pada gambar dibawah.

 

Cara kerja rangkaian tersebut adalah sebagai berikut : 

Jika SUB = 0 maka bit-bit B akan melewati EXOR tidak mengalami inversi, dalam hal ini FA menghasilkan S = A + B. Jika SUB = 1 maka FA akan menghasilkan S = A + B + 1 = A + B’ B’ merpresentasikan bilangan negatif, sehingga S = A – B.

FULL ADDER

Pengertian

  penjumlahkan 2 bilangan biner yang masing-masing terdiri dari n digit (multi digit)

Contoh Gambar Rangkaian:

Tabel Logika Full Adder

C	B	A	S	C
0	0	0
0	0	1
0	1	0
0	1	1
1	0	0
1	0	1
1	1	0
1	1	1

Prinsip kerja rangkaian full adder pada gambar di atas:

Untuk percobaan Full Adder, akan digunakan lebih banyak IC. Yang pertama adalah satu buah IC tipe 7404 untuk NOT. Kedua adalah dua buah IC tipe 7411 untuk AND 3 input. Yang ketiga adalah satu buah IC tipe 7408 untuk AND 2 input. Keempat adalah satu buah IC tipe 7402 untuk NOR 2 input. Dan yang kelima adalah dua buah IC tipe 7432 untuk OR 2 input. Dengan masukan 3 input yaitu A, B, dan C akan diperoleh 2 output sama seperti rangkaian half adder yaitu Sum dan Carry. Kemudian setelah rangkaian dipasang dengan benar.

 

Sesuai pada gambar rangkaian full adder, telah diperoleh data sebagai berikut :

C	B	A	S	C
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Dari tabel dapat disimpulkan bahwa percobaan yang  Dilakukan adalah benar, karena hasil keluaran Sum dan Carry telah sesuai teori. Untuk output Sum, akan bernilai 0 jika salah satu atau ketiga-tiganya dari input bernilai 0, dan akan bernilai 1 jika salah sati atau ketiga-tiganya dari input bernilai 1. Sedangkan untuk output Carry, akan bernilai 0 jika ketiga-tiganya dari input bernilai 0 atau jika salah satu input bernilai 1, dan akan bernilai 1 jika ketiga-tiganya dari input bernilai 1 atau salah satu dari input bernilai 0.

Mencari persamaan operasional rangkaian Full Adder :

Dengan metode yang sama yaitu metode SOP akan dicari persamaan operasional rangkaian Full Adder.

1.     Output Sum

Output bernilai 1 jika :

a.     C = 0               c. C = 1

B = 0                   B = 0

A = 1                  A = 0

→ C · B · A     → C · B · A

b.     C = 0               d. C = 1

B = 1                    B = 1

A = 0                  A = 1

→ C · B · A     → C · B · A

                       

Maka persamaan output Sum adalah :

            Y_sum    = (C · B · A) + (C · B · A) + (C · B · A) + (C · B · A)

                        = A (C · B + C · B) + A (C · B + C · B)

2.     Output Carry:

Output bernilai 1 jika :

a.     C = 0               c. C = 1

B = 1                   B = 1

A = 1                  A = 0

→ C · B · A     → C · B · A

b.     C = 1               d. C = 1

B = 0                    B = 1

A = 1                  A = 1

→ C · B · A     → C · B · A

                       

Maka persamaan output Carry adalah :

            Y_carry   = (C · B · A) + (C · B · A) + (C · B · A) + (C · B · A)

                        = A (C · B + C · B) + C · B (A + A)

Kesimpulan

Pada rangkaian Full Adder digunakan lebih banyak IC. Yang pertama adalah satu buah IC tipe 7404 untuk NOT. Kedua adalah dua buah IC tipe 7411 untuk AND 3 input. Yang ketiga adalah satu buah IC tipe 7408 untuk AND 2 input. Keempat adalah satu buah IC tipe 7402 untuk NOR 2 input. Dan yang kelima adalah dua buah IC tipe 7432 untuk OR 2 input. Dan diperoleh persamaan operasional yaitu :

Y_sum    = (C · B · A) + (C · B · A) + (C · B · A) + (C · B · A)

            = A (C · B + C · B) + A (C · B + C · B)

Y_carry   = (C · B · A) + (C · B · A) + (C · B · A) + (C · B · A)

            = A (C · B + C · B) + C · B (A + A)

TUGAS 4

HukumAljabar Boolean

T1. HukumKomutatif

(a) A + B = B + A

Pembuktian:

A	B	A+B	B+A
0	0	0	0
0	1	1	1
1	0	1	1
1	1	1	1

(b) A B = B A

Pembuktian:

A	B	AB	BA
0	0	0	0
0	1	0	0
1	0	0	0
1	1	1	1

T2. HukumAsosiatif

(a) (A + B) + C = A + (B + C)

Pembuktian:

A	B	C	A+B		B+C		(A+B)+C		A+(B+C)
0	0	0	0		0		0		0
0	0	1	0		1		1		1
0	1	0	1		1		1		1
0	1	1	1		1		1		1
1	0	0	1		0		1		1
1	0	1	1		1		1		1
1	1	0	1		1		1		1
1	1	1	1		1		1		1

(b) (A B) C = A (B C)

Pembuktian:

A	B	C	A B	B C	(A B) C	A (B C)
0	0	0	0	0	0	0
0	0	1	0	0	0	0
0	1	0	0	0	0	0
0	1	1	0	1	0	0
1	0	0	0	0	0	0
1	0	1	0	0	0	0
1	1	0	1	0	0	0
1	1	1	1	1	1	1

T3. HukumDistributif

(a) A (B + C) = A B + A C

Pembuktian:

A	B	C	B+C	A B	A C	A (B+C)	A B+A C
0	0	0	0	0	0	0	0
0	0	1	1	0	0	0	0
0	1	0	1	0	0	0	0
0	1	1	1	0	0	0	0
1	0	0	0	0	0	0	0
1	0	1	1	0	1	1	1
1	1	0	1	1	0	1	1
1	1	1	1	1	1	1	1

(b) A + (B C) = (A + B) (A + C)

Pembuktian:

A	B	C	B C	A+B	A+C	A+(B C)	(A+B)(A+C)
0	0	0	0	0	0	0	0
0	0	1	0	0	1	0	0
0	1	0	0	1	0	0	0
0	1	1	1	1	1	1	1
1	0	0	0	1	1	1	1
1	0	1	0	1	1	1	1
1	1	0	0	1	1	1	1
1	1	1	1	1	1	1	1

T4. Hukum Identity

(a) A + A = A

Pembuktian:

A	A + A
0	0
0	0
1	1
1	1

(b) A A = A

Pembuktian:

A	A A
0	0
0	0
1	1
1	1

T5.

(a)   A B + AB = A (BENAR)

Pembuktian:

A	B	B(invers)	A B	A B(invers)	A B + AB = A
0	0	1	0	0	0
0	1	0	0	0	0
1	0	1	0	1	1
1	1	0	1	0	1

(b) ( A+B)(A+B)=A (BENAR)

Pembuktian:

A	B	B(invers)	A+B	A+B(invers)	( A+B) (A+B)=A
0	0	1	0	1	0
0	1	0	1	0	0
1	0	1	1	1	1
1	1	0	1	1	1

T6. HukumRedudansi

(a) A + A B = A (BENAR)

Pembuktian:

A	B	A B	A + A B
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	1

(b) A (A + B) = A (BENAR)

Pembuktian:

A	B	A + B	A (A + B) = A
0	0	0	0
0	1	1	0
1	0	1	1
1	1	1	1

T7

(a) 0 + A = A (BENAR)

Pembuktian:

A	0	0 + A = A
0	0	0
0	0	0
1	0	1
1	0	1

(b)0 A = 0 (BENAR)

Pembuktian:

A	0	0 A = 0
0	0	0
0	0	0
1	0	0
1	0	0

T8

(a) 1 + A = 1(BENAR)

A	1	1 + A
0	1	1
0	1	1
1	1	1
1	1	1

(b) 1 A = A (BENAR)

Pembuktian:

A	1	1 A = A
0	1	0
0	1	0
1	1	1
1	1	1

T9

(a) A + A =1 (BENAR)

Pembuktian:

A	A	1	A + A =1
0	1	1	1
0	1	1	1
1	0	1	1
1	0	1	1

(b) A A = 0 (BENAR)

A	A	0	A A = 0
0	1	0	0
0	1	0	0
1	0	0	0
1	0	0	0

T10

(a)A + A B =A + B(BENAR)

Pembuktian:

A	B	A	A B	A+B	A + A B =A + B
0	0	1	0	0	0
0	1	1	1	1	1
1	0	0	0	1	1
1	1	0	0	1	1

(b) A (A + B) = A B(BENAR)

Pembuktian:

A	B	A	A +B	A B	A ( A +B) = A B
0	0	1	1	0	0
0	1	1	1	0	0
1	0	0	0	0	0
1	1	0	1	1	1

T11. TheoremaDe Morgan's

(a) (A + B) = A B

A	B	A	B	A+B	(A+B)	AB
0	0	1	1	0	1	1
0	1	1	0	1	0	0
1	0	0	1	1	0	0
1	1	0	0	1	0	0

(b) (A  B) = A + B (BENAR)

A	B	A	B	A B	(A B)	A + B
0	0	1	1	0	1	1
0	1	1	0	0	1	1
1	0	0	1	0	1	1
1	1	0	0	1	0	0